Geschwindigkeit, Packungsdichte und Kosten von POET-Chips

Auf den EE-Times-Artikel vom 2014-09-12 zu POET Technologies gab es eine Reihe skeptischer, kritischer oder schlicht ungläubiger Kommentare. Einen von ihnen hat POET Technologies ausführlich beantwortet und macht Aussagen in puncto Geschwindigkeit, Packungsdichte und Kosten .

English abstract: The EE Times article on POET Technologies published on 2014-09-12 induced a couple of skeptical, critical, and simply disbelieving comments. POET Technologies has answered one of them at length and has made statements regarding performance, density, and costs.

 

EE-Times-Leser Scott Elder kritisiert in seinem Kommentar unter anderem, der Geschwindigkeitsvergleich zwischen Digital- und Analogtechnik sei ja wohl irreführend, worauf ich in meinem Blogbeitrag vom 2014-09-15 ebenfalls hingewiesen hatte. Für die Vergleichbarkeit müsse man Energiebedarf, Platzbedarf, Geschwindigkeit und Kosten gleichartiger Schaltungen berücksichtigen. Elders skeptische Haltung zur POET-Technik läßt sich so zusammenfassen: »Ich glaube es erst, wenn ich es sehe.« Damit steht Elder nicht allein da. Viele Fachleute, die die Entwicklung von Galliumarsenid in den letzten Jahrzehnten verfolgt haben, können sich nicht vorstellen, daß hier noch einmal etwas grundlegend Neues kommt. (Ganz zu schweigen von einem Verriß wie diesem hier, wo sich aufgrund der vielen falschen Angaben und Annahmen jeder Kommentar erübrigt.)

R. Colin Johnson, der Autor des EE-Times-Artikels, leitete Elders Kommentar an POET Technologies weiter und veröffentlichte die Stellungnahme des Unternehmens als Kommentar zu seinem Artikel. POET verweist zunächst erneut darauf, daß es als weltweit erstes und seines Wissens einziges Unternehmen gängige IC-Komponenten einschließlich  CMOS-Digitaltechnik in schnellen, stromsparenden III-V-Materialien realisieren könne. Die Integration digitaler, analoger, elektrischer und optischer Komponenten im selben Chip sei möglich, und zwar in einem zur Siliziumtechnik kompatiblen Herstellungsprozeß. Dann geht POET auf die Anmerkungen Elders zu Performanz, Dichte und Kosten ein. Ich fasse das hier etwas verkürzt zusammen. Wer mehr wissen will, lese den vollständigen Kommentar.

  • POET implementiert CMOS-Digitaltechnik mit nHFET- und pHFET-Transistoren und erwartet einen Geschwindigkeitsvorteil gegenüber Silizium von drei Strukturgrößenschritten und einen Stromverbrauchsvorteil von vier Schritten.
  • POET erwartet eine vergleichbare oder bessere Packungsdichte gegenüber Silizium, weil deutlich weniger Puffer oder Vergößerung von Logikzellen nötig seien.
  • Die analogen Komponenten zeichnen sich laut POET durch geringeres Rauschen, einen größeren linearen Arbeitsbereich und höhere Geschwindigkeit aus. POET erwartet serielle I/O-Geschwindigkeiten von 50 Gbps, wenn nicht sogar von 100 Gbps.
  • Die Integration optischer I/O mit elektronischer Digital- und Analogtechnik dürfte zu dichter gepackten und schnelleren Speicherbausteinen  führen, insbesondere durch die thyristorbasierten Zwei-Element-Speicherzellen sowie weit bessere Leseverstärker.
  • Chipdesigner werden mit den neuen, zusätzlichen POET-Bausteinen Lösungen entwickeln, die mit den heutigen Prozessen nicht möglich sind. Das dürfe zu günstigeren Entwicklungs- und Herstellungskosten führen.
  • Die hohen (Entwicklungs-)Kosten für Siliziumchips mit sehr kleinen Strukturgrößen lohnen sich nur für solche Anwendungen, bei denen hohe Stückzahlen im Spiel sind. Das seien aber nur sehr wenige.
  • Die Kosten für Galliumarsenid-Wafer dürften dank höherer Volumina künftig sinken.
  • Weitere Kosteneinsparungen bietet der Front-end-of-line-Prozeß (FEOL) im POET-Verfahren, weil er deutlich einfacher sei als bei entsprechender CMOS-Technik. Der Back-end-of-line-Prozeß (BEOL) sei vergleichbar.
  • Die Herstellung von POET-Chips im 40-Nanometer-Verfahren sei auch noch auf vier bis sechs Jahre alten Anlagen möglich, die Kosten niedriger und die Gewinnschwelle schneller erreicht. Insgesamt seien durch die neuen Wege und Methoden entsprechend differenzierte Geschäftsmodelle möglich.
  • POET will die bestehende CMOS-Technik nicht ersetzen, sondern dort ergänzen, wo Anwendungen maximale Performanz, maximale Integration und/oder minimalen Stromverbrauch benötigen. Die Vision des Unternehmens ist, daß viele Foundries künftig POET-Technologies-Prozesse neben den herkömmlichen Prozessen anbieten, um ihren Kunden die Umsetzung neuer Lösungen zu ermöglichen. Wobei in dieser Aussage natürlich gleich die Frage mitschwingt, ob es sich eine Foundry künftig überhaupt noch leisten kann, keine POET-Technik anzubieten.

Bitte beachten Sie die Hinweise zu Risiken und zum Haftungsausschluß!

4 thoughts on “Geschwindigkeit, Packungsdichte und Kosten von POET-Chips”

  1. Bei welchen Schaltungen lohnt es sich denn, sie weiterhin in Silizium zu realisieren?
    Ich hoffe, die Angaben bezüglich Geschwindigkeitssteigerung ist nicht geschönt.
    (und wie groß ist der Geschwindigkeitsvorteil von aktuellen Prozessoren in 3 Schritten tatsächlich? Mein aktueller PC Prozessor wurde noch mit 45nm gefertigt, hat 3,2 Ghz und 6 Kerne. Aktuelle Modelle in ähnlichem Preisbereich sind zwar wesentlich energiesparender und schneller, aber nicht um ein vielfaches schneller. Daher verwirrt mich die Angabe etwas, da die höhere Leistung wohl hauptsächlich durch Optimierung und höhere Komplexität erreicht wird, die dank kleinerer Strukturgröße möglich wird. Auf der anderen Seite sind aber Smartphone Prozessoren vor 3 Fertigungen allerdings extrem viel langsamer, als die aktuellen Modelle, ein wesentlich größerer Fortschritt, als bei PC Prozessoren (wo zumindest bei Intel natürlich Verbesserungen eher in die integrierte Grafik gesteckt wurden)

    1. Ich denke, es werden auch künftig solche Schaltung in Silizium gefertigt, die keine hohen Anforderungen in Sachen Geschwindigkeit oder Stromverbrauch haben, wo also der Umstieg auf das teurere Galliumarsenid nichts bringt.

      Was speziell Mikroprozessoren betrifft, so liegt die Grenze heute in der Tat bei 4 bzw. 3,2 GHz. Das ist die „power wall“, von der Geoff Taylor spricht. Der Prozessor ließe sich zwar höher takten, doch würde dann mehr Hitze freigesetzt als abgeführt werden könnte. Es käme im wahrsten Sinn des Wortes zu einer Kernschmelze. (Siehe auch meinen allerersten Blogbeitrag zu POET Technologies vom Februar.)

      1. Danke!
        Hmm. Ich fragte mich, wie hoch die Power Wall liegen würde, wenn man z.B genau diesen 45nm Prozessor in GaA fertigen würde (also nur PTK). Mit wenigen 100 Mhz zusätzlich verbraucht er gleich schon 30 Watt mehr usw.
        Da würde ich mich fragen, wie hoch er mit POET, sagen wir mit 140 Watt maximaler TPD (damit er nicht schmilzt) takten könnte.
        Sicherlich, aktuelle Prozessoren verwenden radikalere Stromspartechniken, indem alles abgeschaltet wird, was gerade nicht gebraucht wird, damit die Komponenten, die laufen, die maximale Hitze abgeben (und damit TPD) können. Natürlich nur bis zu einer bestimmten Temperatur gleichzeitig.
        (bei meinem Notebook Prozessor (mit integrierter Grafik) bekommt z.B die Grafikeinheit wesentlich mehr Saft, wenn ich dem CPU Takt auf das Minimum reduziere.)

        (Sagen wir, AMD wollte seine für nächstes Jahr angekündigte neue Architektur in GaA bei GF in 40nm bauen (was nicht so tragisch ist, da GF und TSMC offensichtlich ohnehin noch keine ~20nm können, sonst wäre die zukünftige Grafikkartengeneration wie ursprünglich darin realisiert worden und nicht weiterhin in 28. Der einzige, der das kann, ist Intel mit 22 und jetzt 15 und offensichtlich seit neustem auch der Fertiger von Apples neuen iPhone Prozessor (Samsung? Weiß das aber nicht).. Da frage ich mich, wie schnell so etwas mit POET auf dem Markt landen könnte.)

        1. Genau. Je nach dem, ob man bei gleicher Geschwindigkeit Strom sparen will, bei gleichem Stromverbrauch mehr Geschwindigkeit haben will oder irgendwas dazwischen braucht: es dürfte für jeden etwas dabei sein.

          Wie schnell so etwas auf dem Markt kommen könnte? Gute Frage! Die Chiphersteller dürften zusätzliche Molekularstrahlexpitaxiesysteme (MBE) brauchen, aber ansonsten ihren bestehenden Maschinenpark verwenden können, soweit dieser 40 nm unterstützt. Der Engpaß sind hier vermutlich die MBE-Systeme. Keine Ahnung, wie schnell deren Hersteller einen Nachfrageanstieg abdecken können.

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